Nealgoritmične metode digitalnega modeliranja. Digitalno premaga analogno

9. Digitalni videonadzor Do sedaj se je večina tem, obravnavanih v tej knjigi, nanašala na analogne video signale. Večina sodobnih videonadzornih sistemov še vedno uporablja analogne kamere, čeprav vsi večje število ponujajo proizvajalci

Koncept logičnega modeliranja Logično modeliranje razumemo kot popolno in natančno programsko reprodukcijo obnašanja digitalnega vezja glede na njegovo funkcionalno in/ali strukturni opis in podane nize vhodnih signalov. Pri ročnem oblikovanju model predstavlja delovna postavitev ali prototip (prototip). Pri računalniško podprtem načrtovanju se trenutni layout nadomesti s simulacijskim (programskim) modelom projekta, napolni pa se v polnem oz. fizikalni poskusi– model (stroj). Model je enostavno spreminjati in s tem izboljševati projekt, dokler ne doseže zahtevane kakovosti.

Problemi, ki jih rešuje metoda logičnega modeliranja 1. Glavna naloga logičnega modeliranja je preveriti pravilnost delovanja digitalnega vezja pred njegovo dejansko (fizično) izvedbo 2. Študij časovnih karakteristik vezja - hitrost, čas izvajanja operacij , največje frekvence štetja ali premika. Zaznavanje pogojev dirke in tveganja trka. Zamude. 3. Nadzor časovnih razmerij - prednastavljeni čas in čas zadrževanja, minimalno trajanje signala. 4. Razvoj kontrolnih in diagnostičnih testov. Modeliranje napak. 5.Primerjava alternativne možnosti rešitve vezja in izbiro najprimernejšega. "Tiranija alternativ." Do 70 % časa dela na projektu porabimo za njegovo preverjanje

Problemi rešeni z metodo logičnega modeliranja 6. Spremljanje izhoda komponent na dovoljeno obremenitev. 7. Nadzor komponent vezja za dovoljeno disipacijo moči. 8. Identifikacija elementov, ki jih ni mogoče namestiti, z uporabo signalov za ponastavitev ali inicializacijo. 9. Izvedba statistične ocene, na primer določanje odstotka izkoristka ustreznih vezij, ki jih ni mogoče izdelati na posameznih prototipih. 10. Izvajanje klimatskih, najpogosteje temperaturnih testov.

Simulacija procesa logičnega modeliranja se izvaja na podoben način kot ročno preverjanje vezja. Med eksperimentiranjem z delovno postavitvijo inženir nastavi nivoje napetosti na vhodih vezja in opazuje izhodne signale na zaslonu osciloskopa. V primeru logičnega modeliranja ta dejanja simulira z uporabo poseben program, imenovan modelar (simulator, posnemalec). Razlika je v tem, da resnične, fizične signale nadomestijo programsko generirani signali in jih ne opazujemo na osciloskopu, ampak na zaslonu monitorja.

Proces logičnega modeliranja Z vidika obdelave podatkov se modeliranje skrči na tri glavne procese: Izdelava opisa simuliranega vezja v določenem jeziku (LOO - object description language) in njegov vnos v računalnik. Opis je lahko naveden v obliki diagrama, seznama komponent in povezav (NetList), v obliki tabelarnega prikaza ali v obliki diagrama stanja ciljne publike. Nadzor opisa (na primer iskanje plavajočih vhodov, kratkih izhodov, podvojenih imen) in prevajanje v objektno kodo. Nadzorni program ERC - Preverjanje električnih pravil. Izvajanje poskusov s programskim modelom, ki simulira delovanje vezja. Pred začetkom simulacije se določijo nabori vhodnih signalov, začetno stanje vezja, kontrolne točke za opazovanje in končni čas simulacije.

Grafični prikaz proces logičnega modeliranja Vnos opisa vezja NetList Knjižnice grafičnih opisov komponent Samodejno generiranje modela vezja Knjižnice matematičnih modelov komponent jedrskega orožja Designer & Y=A in B; Model vezja Simulator proceduremain Orodja za simulacijo Diagrami vhodnega signala Začetno stanje vezja Nadzor izhoda Posebni pogoji Metoda simulacije Rezultati simulacije Delovni program Jedrska zaščita M1 – princip delta T M2 – princip delta Z min tipična maksimalna temperatura napake Sestavljanje simulacije Linker Linker

Modeli digitalnih signalov Obseg problemov, ki jih rešuje metoda logičnega modeliranja, je določen predvsem s številom razločljivih stanj, ki jih digitalni signal lahko zavzame. Vsako stanje je povezano s svojim individualnim simbolom, njihova kombinacija pa tvori abecedo modeliranja. Najpreprostejša abeceda - dvojiška, ki se uporablja v starem AFM, je vsebovala bitni niz (0, 1). Ker lahko v tem primeru kateri koli signal sprejme samo dve vrednosti (0 in 1), je bilo treba spremembo logične ravni šteti za trenutno. Prag realnega signala Binarna aproksimacija Dogodek - takojšnje preklapljanje Prednost - ekonomično. Omogoča vam, da rešite samo eno glavna naloga simulacija - preverite delovanje vezja

Modeli digitalnih signalov S ternarnim modeliranjem (0, 1, X) lahko preklopni signal prikažemo bolj realistično, na primer 0X1 ali 1X0. Takšen zapis pomeni, da je imel ob spremembi stanja elementa njegov izhodni signal nekaj časa (medtem ko je nastajal dvig ali padec) neomejeno vrednost. 0 1 X Preklop 0X1 Preklop 1X0 0 1 X 0X1 Active-HDL 8.1 X – neznana vrednost Trimestna abeceda (0,1,X) se uporablja v jeziku PML (CAD PCAD 4.5) X je dodeljen signalu na izhod LE med prehodnim procesom. X je dodeljen prožilnim izhodom, potem ko so na njegove vhode uporabljene prepovedane kombinacije signalov. X je dodeljen prožilnim izhodom na začetku simulacije, ko je njegovo stanje neznano

Modeli digitalnih signalov Pri modeliranju komponent z dinamičnimi vhodi (flip-flops, števci, registri, pomnilnik) je zelo priročno beležiti trenutke, ko se signali preklapljajo v eno ali drugo smer. V ta namen se abecedi modeliranja dodata še dve vrednosti: ali/ali R (iz besede Rise - spredaj) - preklop signala navzgor; ali \ ali F (iz besede Fall - upad) - preklopi signal navzdol. CAD OrCAD 9.1 (projekti PSpice) uporablja šestmestno abecedo (0,1,X,R,F,Z)

Modeli digitalnih signalov Za modeliranje struktur vodila je v abecedo dopustnih vrednosti signala uvedeno še eno Z-stanje, to je stanje visoke impedance na izhodu, ko je dejansko izoliran od bremena: (0,1,X, R, F, Z). Štirimestna abeceda (0,1,X,Z) je zelo pogosta. Uporablja se v jezikih za opis strojne opreme, kot so Verilog, ABEL, AHDL (Altera), DSL (DesignLab). Abeceda štirih znakov se pogosto imenuje abeceda sinteze FPGA.

Modeli digitalnih signalov Za natančnejšo predstavitev signalov (ustreznejše modeliranje) lahko uporabite dve glavni tehniki: razširite abecedo modeliranja (to smo že naredili); Predstavite koncept moči logičnega signala (raven jakosti). Kot primer razmislite o razširjeni abecedi modeliranja jezika VHDL, bit tipa je (0,1); - osnovni, vgrajeni tip signala. Abeceda (0,1) tipa std_ulogic je (U,X,0,1,Z,W,L,H,-); - razširjeni tip signala. Abeceda (U,X,0,1,Z,W,L,H,-) Razširjeni tip signala se nahaja v ločenem paketu std_logic_1164, ki se nahaja v knjižnici ieee. Zato morate za vključitev te vrste signalov v model pred njim postaviti naslednje vrstice:

Modeli digitalnih signalov Jezik VHDL Abeceda (U,X,0,1,Z,W,L,H,-) U – iz besede Uninitialized – dobesedno »ni inicializiran« To pomeni, da signalu v programu ni bil dodeljen noben vrednote sploh; zagotavlja kontrolo pravilnosti inicializacije - - indiferentno stanje (Dont Care) To pomeni, da lahko signal zavzame katero koli od dovoljenih vrednosti, kar ne bo vplivalo na delovanje vezja. V knjigah in referenčnih knjigah je brezbrižno stanje pogosto označeno s simboli "d" ali "*". JK flip-flop R C J K Q NQ Reset 1 * * * 0 1 Pri sintetiziranju CA v prepovedanih stanjih lahko namesto “*” postavite 0 ali 1 in dobite drugačne rešitve vezja. V CAD je izbira določene vrednosti prepuščena prevajalniku, da optimizira zasnovano napravo. Primer. Jezik DSL v CAD DesignLab 8. V izrazu Y =.X.; prevajalnik PLSyn bo privzeto nastavil Y = 0;

Modeli digitalnih signalov Active-HDL 8.1 Grafična predstavitev vrednosti digitalni signal. Koncepti močnega (sila) in šibkega (šibkega) signala X – prisilna neznanka 0 – vsiljevanje ničle 1 – vsiljevanje ena W – šibka neznanka L - šibka ničla (šibka ničla) H - šibka ena (šibka ena) Šibek signal se oblikuje iz viri, imenovani vozniki. Imajo visoko izhodno impedanco v primerjavi z močnimi viri signala. Na primer vezje z odprtim kolektorjem ali oddajnikom.

Modeli digitalnih signalov SDRZ 0S0D0R0Z0 1S1D1R1Z1 XSXDXRXZX Vrnimo se k konceptu logične jakosti signala (nivo jakosti). Že vemo, da je razširitev zmogljivosti modeliranja in povečanje njegove ustreznosti mogoče doseči ne le s povečanjem abecede modeliranja, temveč tudi z uvedbo koncepta "raven logične moči signala". Ta ideja je bila prvič implementirana v jeziku PML paketa PCAD 4.5. Primer: jezik Verilog ima samo 4-mestno modelirno abecedo (0,1,X,Z), a hkrati 8 logičnih vrednosti moči. Logična moč S > D > R > Z D>R>Z">

Modeli logičnih elementov Pri konstruiranju modelov logičnih elementov lahko upoštevamo naslednje lastnosti: funkcija opravljena; zakasnitev širjenja signala; nosilnost; odzivni pragovi; trajanje front; naključno širjenje zamud; temperaturne spremembe parametrov (na primer časovne zakasnitve, ravni logične ničle in ena itd.). Upoštevajte, da večji kot je pomen abecede za modeliranje in več lastnosti upoštevano v modelu, več virov (CPU časa in pomnilnika) je potrebnih za izvajanje modela. Iz tega razloga v sodobni sistemi modeliranje, število dovoljenih vrednosti digitalnega signala običajno ne presega 4..9 in od možne lastnosti Običajno se modelirajo samo funkcija, časovni zamik in nosilnost.

Logični modeli Logični modeli vrat delujejo z binarno abecedo (0,1) in jih je mogoče implementirati kot: logična enačba, tabele resnic ali blokovni diagrami algoritmov IN1 IN2 OUT1 & AND2 IN1 IN2 OUT1 & AND2 IN1 IN2 OUT1 & AND2 F1 F2 Y1 Opis tokokroga: Y1 = A & B; (PCAD 4.5, jezik PML) Y1 = A * B; (DesignLab 8, jezik DSL) Y1

POSTOPEK IN2 (VHOD IN1, IN2 ; IZHOD IZH1); TRUTH_TABLE IN2, IN1::OUT1; 1, 1:: 1; KONEC TRUTH_TABLE; ENDAND2; Logični modeli IN1 IN2 OUT1 & AND2 IN1 IN2 OUT1 & AND2 IN1 IN2 OUT1 & AND2 F1 F2 Y1 IN1IN2OUT Algoritemski opis Tabelarni opis Jezik DSL Start End IN1=0 IN2=0 OUT1=0OUT1=1 Da Ne Da Ne

Logični modeli Običajno se logični modeli uporabljajo za sinhrono modeliranje od ure do cikla (načelo delta T) brez upoštevanja zakasnitev. To je najbolj primitivno modeliranje. Njegova glavna prednost je enostavnost in učinkovitost. Pri logičnem modeliranju je čas razdeljen na takte (načelo t). Trajanje cikla je izbrano tako, da se znotraj enega cikla noben signal ne preklopi več kot enkrat. Dejanski preklop se prenese na začetek cikla, znotraj katerega se je zgodil. Preklop se šteje za takojšen. Zakasnitev širjenja signala od vhoda F1 (ali F2) do izhoda Y1 ni modelirana, saj se oba preklopa preneseta na začetek ure T2 (ali T4) in postaneta sočasna. Čas modela F1 F2 Y1 Ura Realni signal Logični model T0T1 T2 T3T4T5T6 Tveganje okvare Takojšnji dogodek »Igla« Napaka

Logični modeli Običajno en takt ustreza enemu nizu vhodnih signalov in je obdelan v enem ciklusu modelirnika. Z vsakim ciklom se števcu modelnega časa doda enota, to pomeni, da modelni čas napreduje za taktne cikle v skladu z izrazom: T:=T+1. V realnem vezju se lahko zaradi prekrivanja front signalov F1 in F2 na izhodu elementa 2I pojavi kratek impulz - nevarnost okvare (cikel T6). Logični modeli ne morejo predvideti pojava takih igel, ki so zelo nevarne za delovanje digitalne opreme. Logično modeliranje rešuje le eno glavno nalogo vsakega modeliranja - preverjanje pravilnega delovanja digitalne opreme

Ternarni modeli Ternarni modeli za razliko od Boolovih simulirajo pojav prehodnih procesov, ko se nivoji signala spremenijo. Pri ternarnem modeliranju je takt razdeljen na dva pol-takta. V prvem polciklu preklopni signal prevzame vrednost X (spremeni), v drugem polciklu pa doseže novo vrednost. Ternarni modeli uporabljajo trimestno abecedo (0,1,X)

Ternarni modeli Čas modela F1 F2 Y1 Realni signal Tveganje okvare 0 1 X Model tveganja okvare Ternarni model 1 X X Oznaka T6 Pol-cikel negotovosti Pol-cikel gotovosti IN1 IN2 OUT1 & AND2 IN1 IN2 OUT1 & AND2 IN1 IN2 OUT1 & AND2 F1 F2 Y1 IN1IN2OUT IN1IN2OUT1 0X0 X00 1XX X1X XXX M2 M3 1X0 0X1 0X0 resničnostna tabela elementa 2I za trivrednotno logiko

Trojni modeli Tveganje okvare je označeno z iste vrednosti signal v sosednjih taktih ure in vrednost X v polciklu negotovosti med njima. 0011XX Tveganje okvare Ternarno modeliranje odraža le dejstvo preklopa signala in ne določa, kako dolgo je preklop trajal in kje točno znotraj cikla ure se je zgodil. Z drugimi besedami, trajanje X-stanja v ternarnem modeliranju je vedno enako polovici utripa in ni na noben način povezano z v realnem času preklopni signal.

Modeli z več vrednostmi Modeli z več vrednostmi vam omogočajo natančnejši opis vedenja pravi elementi, vendar v primerjavi s ternarnimi modeli ne vsebujejo nič bistveno novega. Za primerjavo upoštevajte tabele resnic elementa 2I za binarno, ternarno in petvrednostno modeliranje. OUT1 IN2 01X IN X X0XXXX 0 X X 0 XX IN1 IN2 OUT1 & AND2 IN1 IN2 OUT1 & AND2 IN1 IN2 OUT1 & AND2 F1 F2 Y1 X ? IN1 IN2 OUT1 & IN2? IN1 IN2 OUT1 & IN2 M2M3 M5

Modeli logičnih elementov z upoštevanjem zakasnitev Ti modeli za razliko od ternarnih eksplicitno simulirajo zakasnitve. Za prikaz zakasnitve morate navesti pravi položaj preklopnega signala na časovni osi. Modeliranje zakasnitev z metodo napredovanja modelnega časa v smeri urinega kazalca (načelo delta T). Za odraz zakasnitve je treba povečati časovno ločljivost, to je uro razdeliti na manjše časovne enote, imenovane kvanti (mikrocikli) ali koraki. Na primer, v paketu PCAD se cikel imenuje CYCLE, kvant pa STEP. 1 A Y A Y Kvantni cikel tз = 8 kvantov Zakasnitev je predstavljena kot celo število - število kvantov

Modeli logičnih elementov z upoštevanjem zamikov Pri modelih z upoštevanjem tz je cikel eksplicitno razrezan na kvante. Poleg tega mora biti kvantna vrednost majhen del zakasnitve, na primer 1 ns. Delovni cikel simulacijskega programa zdaj ni vezan na urni cikel, ampak na kvant. Za simulacijo delovanja vezja v enem ciklu bo torej moral modelar narediti veliko večji volumen delo, namreč toliko ciklov, kolikor kvantov je postavljenih na dolžino takta ure. Zdaj lahko s kvantno natančnostjo označite trenutke resničnega preklopa na vhodih in izhodih ter izračunate zakasnitev širjenja z uporabo celega števila kvantov. Ostaja le še modeliranje. Klasičen model Logični element, ki upošteva zakasnitev, vsebuje dva bloka. Prvi izvaja logiko (funkcijo), drugi pa čisti delay. φ tз = 0 B A C YсYс Y Logični blok Zakasnitveni blok Yс (iz besede sinhroni) se takoj odzove na spremembe vhodnih signalov Dinamični model v projektih PSpice

Modeli logičnih elementov z upoštevanjem zakasnitev AYсYс Logični blok LOGICEXP PINDLY Counter tz Container Yс Container Y Y NextCurrent Shranjuje prihodnjo vrednost Shranjuje trenutna vrednost Zakasnitveni blok Možna izvedba zakasnitvenega bloka za simulacijo ure za uro. Števec zakasnitve deluje na odštevanje. Pri sinhronem preklopu izhoda Yc se nova vrednost zapiše v vsebnik prihodnjih vrednosti, v števec tz pa se vnese zakasnitev, s katero naj bi se nova vrednost Yc pojavila na izhodu Y.

Modeli logičnih elementov z upoštevanjem zakasnitev V procesu napredovanja modelnega časa (tquanta = tquanta + 1) se zakasnitev števca tz zmanjša, vendar se ne "topi" na nič. Prihodnja izhodna vrednost postane trenutna vrednost, kar pomeni, da je treba vsebino levega vsebnika prepisati v desnega. Modeliranje zakasnitev z mehanizmom, ki temelji na dogodkih, za napredovanje časa modela (načelo delta Z). Upoštevali smo možnost, ko je zakasnitev modelirana znotraj vsakega logičnega elementa. Ta rešitev vodi do znatne porabe instrumentalnih računalniških virov. Druga možnost za modeliranje dejanske zakasnitve je načrtovanje novega izhodnega dogodka in izračun časa njegovega nastanka t(Y) z preprosto pravilo: t(Y) = t(Yс) + tз Toda t(Yс) je trenutni modelni čas t(trenutni). To pomeni, da lahko za vsak dogodek (preklapljanje) načrtujete čas nastopa prihodnjega dogodka kot t(prihodnost ) = t(tok) + t(zakasnitve)

Modeli logičnih elementov z upoštevanjem zakasnitev Izračunani dogodek modelar postavi v čakalno vrsto prihodnjih dogodkov OBS, ki je razvrščena v Kronološki vrstni red. Kot lahko vidite, je vse delo pri simulaciji zakasnitev preneseno na oblikovalca modelov, ki mora samo navesti vrednost zakasnitve glede na trenutni čas modela. Upoštevajte, da ga ni več potrebno zaokrožiti na celo število kvantov. V VHDL je to narejeno precej elegantno: Y

Digitalno modeliranje se na današnji stopnji najbolj dinamično razvija. To je posledica intenzivnega razvoja matematične programske opreme, oblikovane v obliki paketov aplikacijskih programov. Uporaba teh paketov izboljša produktivnost modeliranja in ga hkrati poenostavi.

Prednosti metode digitalnega modeliranja:

1. Vsak razred problemov, ki so predmet matematične interpretacije, je rešen;

2. Visoka natančnost rešitve (omejena le s časom, ki je potreben za rešitev problema);

3. Enostavnost prehoda z ene naloge na drugo (samo znova zagnati morate program);

4. Možnost preučevanja visokodimenzionalnih objektov.

Pomanjkljivost metode digitalnega modeliranja– končni čas simulacije, ki morda ne sovpada z realnim časom.

Digitalno Računski stroj je kompleks tehničnih naprav, v katerih se lahko pojavijo procesi, ki prikazujejo (modelirajo) dejanja s številkami. Ravno dejanja na številih predstavljajo bistvo računskih operacij pri numeričnem reševanju različnih matematičnih problemov. Modeliranje procesa numeričnega reševanja matematičnega problema na digitalnem računalniku praktično pomeni avtomatska rešitev uporablja digitalni računalnik.

Številke ne morejo samo izražati pomena stalnih in spremenljivih količin, ampak so tudi simbolični pogojni modeli najrazličnejših drugih predmetov - črk, besed, predmetov, pojavov itd. To nam omogoča, da različne neračunalniške naloge zmanjšamo na operacije s števili, na primer določanje števila predmetov z dane lastnosti. Zahvaljujoč temu je mogoče na digitalnem računalniku simulirati postopek reševanja neračunalniškega problema, tj. strojno izvedbo te rešitve.

Proces delovanja katerega koli materialni predmet predstavlja zaporedno spreminjanje svojih stanj v času, od katerih vsako določa specifične vrednosti nekaj fizikalne količine. Če je objekt zvezen sistem, potem so te količine zvezne funkcije zveznega časa.

Matematični opis predmeta je sestavljen iz različnih matematičnih oblik izražanja kvantitativnih odnosov med spremenljivkami in konstantami. to različne funkcije, enačbe, sistemi enačb, pogoji za edinstvenost njihovih rešitev, neenačbe in drugi matematični prikazi.

Če je znan matematični opis delovanja prvotnega predmeta, se po tem opisu proces definira na številkah, ki izražajo vrednosti količin, ki označujejo stanje predmeta, in se ta proces prikaže v digitalnem računalniku, potem proces, ki ga izvaja digitalni računalnik, je materialni funkcionalni formalni matematični podoben digitalni model izvirnika.

Diskretna narava delovanja digitalnega računalnika praviloma zahteva redukcijo izvirnega matematičnega opisa izvirnika v obliko, primerno za digitalno modeliranje. Najprej je potrebna diskretizacija zveznih količin. V tem primeru so zvezne funkcije predmet kvantizacije po ravni in argumentu. Posledično se zvezna funkcija zveznega argumenta y = f(t) spremeni v diskretna funkcija diskretni argument

T y k y = f (Tk),

kjer sta k in k y številki z vrednostmi 0, ± 1, ± 2, ± 3, ... ; T in Ty sta kvanta spremenljivk t in y.

Kvantizacija ravni je zamenjava vrednosti y z ustreznim številom določene bitne globine, ki jo spremlja napaka zaokroževanja

Dy< T y /2.

Ker je v sodobnih digitalnih računalnikih število števk veliko (32 ali več) in je napaka zanemarljiva, lahko praktično domnevamo, da je delovanje digitalnih računalnikov opisano z mrežnimi funkcijami oblike

y = f (Tk) = f [k]

in jih modelira.

Digitalno modeliranje izvirnika zahteva algoritmizacijo matematičnega opisa izvirnika. Algoritem je natančen določeno pravilo izvajanje računskih operacij s števili, katerih zaporedje je splošni postopek pretvorbo začetnih podatkov v rezultat reševanja ustreznega problema. Algoritmizacija matematičnega opisa je sestavljena iz pridobitve algoritma, ki ustreza temu opisu. Če je npr. opisano delovanje originala diferencialna enačba, potem je algoritmizacija sestavljena iz priprave algoritma za numerično rešitev te enačbe. V bistvu je algoritmizacija matematičnega opisa sestavljena iz tega, da ga pripeljemo v obliko, primerno za digitalno modeliranje. Izvaja se na podlagi izbrane numerične metode za reševanje problema, ki vam omogoča, da rešitev zmanjšate na aritmetične operacije. V tem primeru je pogosto koristno uporabiti aparat mrežnih funkcij.

Algoritem lahko predstavimo v treh glavnih oblikah: analitični, verbalni in strukturni.

Analitični obrazec algoritem je njegov izraz kot eksplicitna funkcija ustreznih argumentov ali kot ponavljajoča se formula. Oblika je zelo kompaktna, vendar so njene možnosti uporabe omejene.

Glagolska oblika algoritem je njegov opis v naravni jezik, podrobna navodila za obraz, problem rešen ročno na papirju. Oblika je univerzalna, vendar je okorna in premalo vidna.

Strukturna oblika algoritma je njegov opis v obliki blokovnega diagrama, sestavljenega iz posameznih blokov, povezanih z ravnimi črtami. Vsak blok ustreza določeni operaciji s številkami. Oblika je univerzalna, kompaktna in vizualna. Zato se najpogosteje uporablja.

Na splošno je postopek digitalnega računalniškega modeliranja sestavljen iz naslednjih stopenj:

1. Kompilacija originalni algoritem, tj. algoritmizacija matematičnega opisa izvirnika.

2. Sestava vmesnega algoritma v algoritemskem jeziku.

3. Pridobitev strojnega algoritma.

4. Odpravljanje napak v programu.

5. Strojna izvedba rešitve problema.

Prve štiri pripravljalne stopnje so močno poenostavljene z uporabo standardnih algoritmov in njihovih ustreznih standardnih programov, sestavljenih vnaprej in ponovno uporabljenih za reševanje problemov, kot je izračun elementarne funkcije, določanje ničel polinomov, pretvarjanje števil iz enega številskega sistema v drugega itd.

Nabor programske opreme, zasnovan za zmanjšanje delovne intenzivnosti pripravljalna dela, povečanje učinkovitosti uporabe stroja in olajšanje njegovega delovanja se imenuje računalniška programska oprema.

Pri digitalnem modeliranju imamo največkrat opravka z mrežnimi funkcijami f[k], ki ustrezajo zveznim funkcijam zveznega argumenta. Zvezna funkcija, ki sovpada z diskreti mrežne funkcije, se imenuje ovojnica te mrežne funkcije. Vsaka zvezna funkcija f(t) lahko služi kot ovojnica različnih mrežnih funkcij f i [k] = f(T i k), ki se razlikujejo po parametru T i - periodi vzorčenja funkcije f(t). Vsaka mrežasta funkcija ima lahko veliko različnih ovojnic.

Različno matematične oblike in ideje, ki označujejo ali opredeljujejo neprekinjena funkcija f(t), lahko povežemo analoge, ki označujejo ali definirajo mrežno funkcijo f(k). Analog prvega odvoda funkcije f(t)

sta prva diferenčna enačba funkcije f[k]

Tisti. prehod na numerične metode rešitve.

Torej, končno,

* Prva faza načrtovanja je izbira najprimernejšega matematičnega modela. Ta stopnja bi morala zagotoviti prejem najuspešnejšega matematičnega modela in razvoj zahtev za pogoje modela;

* Druga stopnja procesa načrtovanja je priprava matematičnega modela za simulacijo. Problem se reši z zmanjšanjem na strukturni diagram diskretni proces in redukcija sistema enačb na diskretno obliko. Ta stopnja se konča z dvema rezultatoma: matematični opis in blokovni diagram celotnega diskretni sistem. Blokovni diagram nastalega diskretnega sistema mora biti enak blokovnemu diagramu kontinuiran sistem s pretokom informacij;

* tretja faza je pisanje programa za izvajanje matematičnega modeliranja. To je odločilna stopnja, ki vsebuje strogo upoštevanje časovnih razmerij v sintetiziranem matematičnem modelu, običajno največje število težave nastanejo pri prehodu z nalog 2. stopnje na naloge 3. stopnje;

* četrta stopnja je testiranje, preverjanje in razhroščevanje modela, po katerem se pridobi dokončan model.